推 pow:這叫overshoot glitch定義不是這樣拉 11/11 00:13
→ pow:glitch比較像是 一個電路原本應該output一個值 11/11 00:16
→ pow:結果他在輸出那個正確值之前抖了一抖 :p 11/11 00:16
→ pow:有很多digital gate、flip flop或者latch都有這種狀況 11/11 00:17
※ 引述《pdaer (NONE)》之銘言：
: ※ 引述《kj66 (秋天到來)》之銘言：
: : 請問一個反向器在transient response Vout是一個步階信號
: : 可是講義裡有個模擬出來的結果,在一開始輸出有個陡峭(短暫)的波形然後才開始下降
: : 信號在下降又要上升時又出現陡峭波形才開始上升
: : 請問為什麼會出現陡峭的波形呢?
: : 謝謝
: : ---
: : 有看了講義,有說到是因為 caused by the gate-drain capacitances of the
: : inverter transistors.後面就看不太懂意思.
: 能不能解釋成：
: Cgd兩端，閘極從VOL拉到VOH，兩端電壓差瞬間相等，
: Steep Voltage視為極高頻，Cgd瞬間短路，從Drain至Gate流過極大電流
: 而造成overshoot，這樣不知道能不能解釋這現象？
大家說的狀況應該是像這樣：
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╴╴∕
這個正式名稱我沒記錯的話叫做glitch
的確加大Cl可以消除
不過，加大Cl同時會加大tp
最終導致電路整體操作速率下降
如果是在一般的數位電路的話glitch沒有什麼太大的關係（阿Vh超過vdd有關係嗎？）
（ Vl低於gnd會怎樣嗎？）
重點在瞬間電流會不會燒掉metal/contact?
一般來講，如果是作full-custom design、而且真的很在乎glitch影響的電路的部分
可以把整個操作看成下面這樣
Cl = Cgs' + Cw，在local的狀況下可以簡單的看成Cgs'(也就是下一級的Cgs)
Cfb = Cgdn + Cgsp
然後視為一個一級OP的操作
去作適當調整（一般來說glitch會影響的通常是偏類比電路，如pll內部）
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