→ jason543:應該是要把延遲弄掉~要做到同步吧!系統做的不好就會延遲 01/05 20:39
推 willie28:下面R&D工程師 說的時在是太貼切了!所以給個推 01/05 23:07
※ 引述《ICRO (聖文大色胚)》之銘言：
: pad limit 跟core limit
這個應該是說你有一顆chip，當你在決定它電路佈局(layout)完成的尺寸(size)時，
有所謂的pad limit與core limit。前者是指，你所設計或使用的PAD，其電路佈局
可能主宰了這顆chip的總面積(ex,你有48個pad，這些pad為了去fit某個leadfram，
或是得小於某個 die size，那不得不先擺好pad的位置，剩餘的空間只能給core去使用
這裡的core，包括了array, analog, logic...)這樣一來，面積利用率會比較低
變成pad限制住你的core的設計(裡頭的block擺法，繞線...)
另一種core limit，就是跟pad limit相反，面積利用率較高。
基於一寸area，一寸錢，能做成 Core limit是最好。
: 同步延遲
這跟訊號傳遞有關。...待高手解釋。
: Fault model
錯誤模型。這是用來在分析產品的生命曲線。待高手解釋
: 時脈歪曲
: 拜託大家了
: 我看不懂 他的意思 所以才上來求救
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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax)，那麼就會Random Death (隨時陣亡)
但是外派到大陸的臺彎郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割!
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