推 horsehead:檢查一下 Clock path 的延遲是不是大於data path 的延遲 01/17 22:49
推 kasl:你就加個delay cell 在 end path register 上啊 01/17 23:25
→ zxvc:請問要如何加？加在哪個步驟？是加在design compiler合成出 01/18 07:48
→ zxvc:來的netlist嗎？是手動加嗎？ 01/18 07:49
推 pow:在RTL裡面寫 我要再這個register後面放兩個inverter 01/18 09:57
→ colinshih:當然是加在 netlist, 盡量不將intances寫在RTL內 01/18 11:53
推 horsehead:不要加那些有的沒的吧..用timing constraint 去下delay 01/18 16:37
→ horsehead:的參數比較好 01/18 16:37
推 jordanplus:5樓的想必跟我一樣被新人問到煩了... 01/19 22:13
→ zxvc:感謝各位。我用Design compiler重新合成解決問題了。 01/20 07:41
→ zxvc:就是在compoile design的時候有一個fix hold time only選項。 01/20 07:42