[問題] 關於verilog signal%varieble問題

[n052111089 (QQ)]

a  = b + c;  varieble

a <= b + c;  signal

我看書上又提到seqential statemment跟concurrent statement

然後又寫得很矛盾= =

讓我搞不清楚哪一個是哪一個了..........

煩請大大解惑

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◆ From: 122.121.204.212
※ 編輯: n052111089      來自: 122.121.204.212      (04/11 11:33)
推 ksmrt0123:a=b+c叫blocking assignment; a<=b+c是nonblocking
→ ksmrt0123:google 'verilog blocking nonblocking'有很多參考資料
推 zxvc:原po，你用的這些專有名詞似乎是VHDL來的。
推 zxvc:一樓的專有名詞才是Verilog常見的用語。
→ zxvc:至於哪些東西跟Verilog等價我就不敢保證了。我不太熟VHDL。