推 TroyLee:今年ISPD比賽就比 Clock Network Synthesis 05/20 22:39
→ deathcustom:Reference: Rabaey的VLSI Design: clock那一章 05/20 23:01
→ M9407120:感謝回答 05/21 08:23
※ 引述《M9407120 (妖)》之銘言：
: 個人先敘述自己了解的
: 使用FPGA來設計電路時，可以使用PLL來將其時脈倍頻~
: 並可使用暫存器或邏輯電路來做除頻的動作，以便分給其他IC使用~
: 那之中Clock tree~
: 與直接使用FPGA倍頻，之後再用暫存器或邏輯電路除頻的方式有何不同呢?
最基礎的概念畫個圖給你看你就瞭解了
dT dT dT
clk_in─┬Buff─┬Buff─┬Buff─┐
blk_1 blk_2 blk_3 blk_4
所以block_4跟block_1差3*dT這麼多時間
有時候就可能會出現error（尤其在高速的運算電路裡）
如果我們改用
clk_in─────────┐
Buff
┌───┴───┐
Buff Buff
┌──┴──┐ ┌──┴──┐
Buff BuffBuff Buff
│ │ │ │
blk_1→→→blk_2→blk_3→→→blk_4
那每個block跟clk_in都差3*dT
彼此之間clock的差距就可以消失（理想上）
（當然實際上還是會差一點，因為每個Buff看到的loading不太相同）
另外有人說從四個角落都有CLOCK進來
那還是會有delta T的問題
所以clock skew/partition/arrangement一直是intel/motorola等大廠的重點
他們每隔幾年就會自己發幾篇PAPER
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