看板 Electronics 關於我們 聯絡資訊
使用一顆CPLD 接SRAM pin layout很近 利用counter 計數sram的address 然後sram 的IO 送進CPLD 經過CPLD沒做任何事,直接輸出 (CPLD是3.3V) 用LA去抓這輸出 我發現當大於10MHz以上計數時(如:20MHz,40MHz),Data開始會不正確 (與我送進去的比) 小於或等於10MH就正確. 我查了一下DATASHEET 其中 read cycle time 是10ns 為什麼我50ns 就開始錯誤呢? 還是有什麼需要注意的地方? 因為我目標是40MHz, 現在20MHz就掛了,真嘔.. 請大大指點迷津. -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.195.194.110 ※ 編輯: BlueFeel 來自: 123.195.194.110 (05/30 23:54)
proach:也許弄錯了clock,變成shift一個clock,所以timing出錯 05/31 00:36
Aquatics:有SRAM的型號嗎? 05/31 02:06
BlueFeel:IS61LV128,這顆不用CLOCK 05/31 13:18
※ 編輯: BlueFeel 來自: 123.195.194.110 (05/31 13:19)
bakerly:檢查一下ADDR和R/W, CS的關係.看setup/hold有沒有問題 05/31 14:48
Aquatics:你是用Read Cycle No.1 的方式取資料嗎? 如果是,那麼 06/01 00:37
Aquatics:速度應該可以到50 M沒問題。不過前提是你要確定是datashe 06/01 00:38
Aquatics:et 上的Read Cycle No.1 喔! 06/01 00:39
BlueFeel:是No.1沒錯, 20M以上,讀到的bit就會怪怪的~"~ 06/02 00:40
Aquatics:有LA抓的圖嗎?丟上來看看 06/02 10:32