推 baoerking:latch很怪是指output不對，還是他合的電路不符合預期?? 07/04 07:14
推 ianian123:有問題 07/04 13:28
→ mogimnum:它合出來是個multiplexer 不過我是希望他是個latch 07/04 15:27
※ 編輯: mogimnum 來自: 123.195.212.174 (07/04 15:30)
推 pupucar:你這樣宣告可以合成??? output "reg" 07/04 16:13
推 saberstar:latch正常情況不能出現 它無法推動後面的電路會有問題 07/04 19:32
→ saberstar:可以用一個序向佔存器來修正狀況 07/04 19:34
→ saberstar: 暫 07/04 19:35
推 arclitetank:你的condition除了a=1, b=1, c=1之外 還是有其他的組 07/05 00:26
→ arclitetank:合阿 這樣怎麼能expect tool把你的原來值塞在最後的 07/05 00:27
→ arclitetank:else呢? 可以試一下加上else if (~a&&~b&&~c) out=out 07/05 00:31
→ arclitetank:運氣好 他會在後面給你補上latch 不過建議你一點~ 07/05 00:32
→ arclitetank:想做什麼電路就照電路的樣子去寫 這樣tool也好認~^^ 07/05 00:33