※ 引述《ccjin (hello......)》之銘言：
: 用 Xilinx ISE 時候
: verilog 打個 '*' 就會幫我合成一個乘法器
: always(posedge clock2) begin C <= A*B ; end
: 像這樣 C 只要一個 clock2 就可以跑出來了
: 但是乘法器的運作通常都必須靠好幾個步驟
: 位移 相加 位移 相加 .... 這樣不是會用到好幾個時脈週期嗎 ?
: 為什麼可以 一個週期的 clock2 運作答案就出來了
: 難道是本身的乘法器就是用更快別的 clock1 去跑
: 我給的 clock2 只是控制乘法器的輸出時間 ?
ISE 幫你合的乘法器並不知道你的clock2的period為多少
但是合成結束後，ISE會跑出這個電路的最大操作頻率
你的clock2最大就只能這樣。
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