推 wwwok:真的是太棒了 感謝J大的解說 小弟受益良多 10/24 01:30
※ 引述《wwwok (勇敢的堅持下去)》之銘言：
: 想請問大家一下
: 在做電路模擬的時候
: 會只跑一個CORNER嗎
: 例如某T社提供的製程
: 包含了TT、FF、SS、FS、SF
: 我發現我電路在某些CORNER會出現電晶體不在想要的區域內
: 這樣是我電路設計上的問題嗎？
: 那問題會是出在電路的哪裡呢？
: 應該怎麼樣避免出現在不同區域內的電晶體差異呢？
: 多謝各位了
這些TT、FF、SS、FS、SF等的corner case，代表製程偏移的範圍
(FF: Fast-NMOS,Fast-PMOS...)，甚至你還要搭配電壓與溫度來作選擇。
因此，這樣會產生一些排列組合。
在這些組合之中或許會有兩個是極端條件，即best case與worse case。
舉個例：
好比你的產品要操作在 2.7~3.5V,溫度是 0~85度
best case 是：3.7V、-5度、FF
worse case 是：2.5V、90度、SS
Normal case 是：3.0V、25度、TT
設計之初，一定要確保normal case是可以正常工作。
在一開始的電路模擬就得考慮這些因數，找出這三個corner case，然後針對這三種
情況修改你的設計。你提到有些corner會讓電晶體哭哭，那莫，十之八九該電晶體可能
操作在比較危險的區域，電路設計肯定有問題。
之所以有問題，或許你在改電路之初沒有參考代工廠給你Electricla Rule或是忽略了
model card裡頭對不同corner下，電晶體參數的描述。這些都是重要的設計訊息。
另外，你得找出哪些參數最易受影響。好比MOS中的W/L是製程決定，一定要抓個margin
，而Vth是受溫度...，不然，只要有任何變動，你的元件就掛了。
畢竟，從電路設計源頭這端解掉製程/溫度/電壓變動的問題才是比較妥當的作法。
雖然無法達到心中最完美的設計但至少是合適的，這才是on target。
最後，在Layout上，電阻的選擇，盡量用不受溫度影響的implant layer
（poly與well電阻之間的取捨），電容亦是。重要的MOS兩旁記得也要加上dummy，
來消除製程變動......諸如此類。
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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax)，那麼就會Random Death (隨時陣亡)
但是外派到大陸的臺彎郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割!
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