[情報] 自動加Verilog pad cells的PERL script

[zxvc (執著)]

這是我用PERL寫的一個script。
主要是用在Verilog design synthesis後，
要在寫一個IO ports加上pad cells的chip module。

因為手動去寫這個chip module有點麻煩、易錯，
我就用PERL寫了一個script自動產生chip module。
(PERL真是處理文字的利器，用C去寫不知有多麻煩。)

使用方法請看原始檔註解。

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