Re: [問題] 一些verilog的問題...

[ballstick (球棍)]

※ 引述《ballstick (球棍)》之銘言：
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: ◆ From: 123.192.112.2
: → karyuuissen:感謝... 我warning已經debug完了^^                    01/04 02:20
: → CompileUltra:大哥 premier只比pro多可以和routing tool結合做      01/06 00:35
: → CompileUltra:physical synthesis亞 就好像你會說dc topo比dc還會   01/06 00:36
: → CompileUltra:壓 timing 麻  不見得把                             01/06 00:36
: 推 zxvc:針對樓上兩句：DC Topo要用到DC Ultra，所以會比DC壓得好 XD   01/06 05:21
: → zxvc:但DC Topo跟DC Ultra+WLM比起來，只差在DC Topo估的timing     01/06 05:24
: → zxvc:比較準、...。但timing optimization的能力應該是大同小異。   01/06 05:25

我只是複述 synplify 負責 training 的人所說的話
當然他也說 Vertex 4 會差比較多
Vertex 5 由於架構的關係
synplfy premier 跟 pro 比較沒有差

在大型的 project 裡面
至少我公司的 project
我想美規數位電視的 demod 已經算很大了吧
routing delay dominate timing
能結合 routing tool 當然有可能會比較好

timing 是看 route 之後的結果
你 optimize timing 卻沒考慮 routing tool
你覺得會是 optimal solution 嗎

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◆ From: 123.192.112.2
※ 編輯: ballstick       來自: 123.192.112.2        (01/10 22:31)
推 zxvc:但還有一種可能。就是有估routing delay flow的timing極限會
→ zxvc:不會比沒估的flow的極限差(指synthesis)？
→ zxvc:結果到了physical design，沒估雖然掉比較多，但最後與有估的
→ zxvc:差不多？
推 zxvc:後來想想我上述假設是在不估routing delay flow，timing
→ zxvc:optimization的程度可以達到"有估的timing去掉routing delay
→ zxvc:"的程度。但不估的flow，沒有routing資訊，如何達到近似"不估
→ zxvc:(抱歉，上一行最後兩個字有錯)
→ zxvc:"有估的timing，減去routing delay"呢？所以你這種說法還滿有
→ zxvc:道理的。不過以我個人使用TSMC018 DC-WLM(有估，估不準) v.s.
→ zxvc:DC-Topo(有估，較準)，到physical design的timing
→ zxvc:optimization的差異還不太大，不像原來DC使用DC Ultra後
→ zxvc:timing optimization有顯著的提昇。
→ zxvc:可能是Design不夠大，或製程還不夠先進(可能90nm會有明顯差異
推 zxvc:講一個八卦，Synopsys DC Graphical甚至在synthesis考慮到
→ zxvc:congestion問題。只是CIC似乎還沒有買，我沒得玩。
推 zxvc:剛才研究了一下，其實DC 2008.09就有DC Graphical，只是需要
→ zxvc:額外的DC-Extension license。詳見compile_ultra -congestion
→ sneak: 但還有一種可能。就是有 https://muxiv.com
→ sneak: DC-Topo(有估， https://daxiv.com
→ sneak: "有估的timing， https://muxiv.com
→ sneak: 剛才研究了一下，其實D http://yofuk.com