→ katzlee:用那家的Chip就學他的開發軟體吧,主流就Altera / Xilinx 06/11 15:20
→ wahaha99:那麼這兩家推薦哪家的產品呢...? 06/11 19:57
推 ZSheng:你好 我也是自學起家 沒用過Xilinx但蠻推Altera的 06/11 21:48
→ ZSheng:官方後勤資料大概是我看過僅次於Matlab豐富的 06/11 21:50
→ ZSheng:發展板也有用Altera不錯的板子 Xilinx也很多沒用過不清楚 06/11 21:51
推 ZSheng:你說的2.大概用Altera cyclone經濟型的FPGA就可以做到了吧 06/11 21:55
→ ZSheng:我猜啦..板子大概2~3千以下就有了 也不用買太好 06/11 21:56
→ ZSheng:你說的3.不知道你要怎樣的軟硬體結合? 是PC端跑軟體嗎? 06/11 21:58
推 ZSheng:還是說用FPGA的軟核跑軟體+RTL硬體?我自己是先學HDL再去跑 06/11 22:01
→ ZSheng:軟核->再用軟核整合自己寫的一些RTL電路 06/11 22:02
→ wahaha99:啊啊 已經有點超過理解範圍了 XD 06/11 22:09
→ wahaha99:FPGA跑的不是HDL編譯過的東西嗎? 06/11 22:10
推 ZSheng:ok..我想我誤會你的意思了 你要的是可以拉邏輯閘+寫HDL 06/11 22:12
→ wahaha99:收到,感謝! 06/11 22:14
→ ZSheng:我自己覺得拉圖那個...Project很大的時候就很麻煩(會眼花) 06/11 22:16
→ ZSheng:而且會有一些奇奇怪怪的bug...到最後還是HDL為主 06/11 22:17
→ ZSheng:我說的軟核那個...你就忘了吧XD 06/11 22:18
→ wahaha99:可以自己用HDL寫元件做成圖嗎? 或是把圖轉成HDL code? 06/11 22:20
→ ineedhope:可否分享 Xilinx FPGA timing closure的心得呢? 06/12 16:48
推 ZSheng:HDL與圖形間可以互轉 Project也可以同時參雜圖形設計+HDL 06/12 18:03
→ ZSheng:就我知道的 Quartu下的"RTL viewer"工具可以看你寫的HDL究 06/12 18:05
→ ZSheng:竟合成出怎樣的電路 圖形設計轉HDL書裡應該有講 06/12 18:07
推 ZSheng:Xilinx的我沒用過... 這就要另請高手了 Orz 06/12 18:10
→ wahaha99:感謝~ 我研究看看 06/12 23:48
→ ineedhope:Xilinx也有類似RTL Viewer的阿~~ 06/14 21:46