Re: [問題] design compiler後counter(計數器)總是 …

[zxvc (眾生都是未來佛)]

※ 引述《maxwellee (maxwell)》之銘言：
: 我是用counter拉出來做除頻clk 結果counter老出現violation
: 請問該怎麼處理呢?
: 還是sdc要怎麼針對這個問題去設定呢?如set_ideal_net?dont_touch_network?
: 謝謝

"Generated Clocks"[1]
A design might include clock dividers ...
Command: create_generated_clock

另外借問個問題，為什麼有人說不建議使用DFF除頻器，
最好用PLL來作除頻器？
對於數位cell-based的設計者，如果只用DFF做除頻器感覺難度
沒有與整合PLL的難度高。
如果做純數位的DFF除頻器就很好用，那為何許多FPGA卻有提供PLL的除頻器？
那用PLL除頻器的優點在哪裡？
希望有設計過這類電路的大大能指點一下。

References:
[1] Synopsys Inc., "Synopsys Timing Constraints and Optimization User Guide,"
Version C-2009.06, p.p. 2-29, June 2009.

--
信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。

--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 218.168.2.178
※ 編輯: zxvc            來自: 218.168.2.178        (08/13 20:55)
推 pow:這種東西應該是要看電路是怎麼兜出來的才能判斷
→ pow:不過應是要猜  我想是timing抗雜訊的能力不同
推 deathcustom:同意pow......
→ zxvc:這是因為PLL有feedback的機制嗎？也就是PLL能動態調timing，
→ zxvc:DFF除頻器只能靜態調timing！？
推 pow:的確是有feedback 讓他自動調整  譬如VDD有雜訊
→ pow:PLL比較可能去track  如果是DFF的話 通常雜訊會變成jitter
→ pow:這些東西要分析真正的電路才看得出來
→ zxvc:先謝謝pow大的解答。
→ zxvc:但我還有問題，就是什麼應用非得用PLL，而用DFF除頻的會有抗
→ zxvc:雜訊不足的情形！？
推 pow:假如接下來會用到clock的電路對jitter比較敏感
→ pow:喔喔還有另一個  DFF做完除頻可能會有相位差 那就要有
→ pow:controlled delay (例如DLL) 來微調phase error
→ pow:這些block都沒有一定的位置 通常就是整個系統在設計的時候
→ pow:邏輯設計和類比設計要很密切的溝通  包含clock tree要怎要分
→ pow:都要估計得很清楚
→ pow:整個系統的複雜度  要很有經驗的才有辦法理解
→ pow:我因為經驗不太夠  所以只能講講一些嘴泡
→ pow:抗vdd雜訊譬如說 oscilator freq是1GHz
→ pow:然後vdd上面有一個50MHz的雜訊 假設震幅100mV
→ pow:這種東西在邏輯設計是沒辦法估進去的
→ pow:但是類比電路會估出來 Power Supply Induced Jitter
→ pow:假如這個雜訊會造成clock edge有50ps的jitter
→ pow:那你DFF看要除幾 可能要乘幾倍 對timing可能就不太妙
→ pow:所以邏輯設計就會說  我不管怎樣 給我的clock jitter就只能
→ pow:這麼多  然後類比的就要去設計、算  看要怎樣達成
推 ViewMoon:"最好用PLL來作除頻器"應是指FPGA而言吧,FPGA用DFF除頻
→ ViewMoon:也可以,但要確定有被compiler轉成gated clock形式
→ ViewMoon:另,FPGA不要用ripple counter,IC若要作ATPG,也不適ripple
→ sneak: 同意pow...... https://noxiv.com
→ sneak: 所以邏輯設計就會說   https://daxiv.com
→ sneak: 這些東西要分析真正的電 https://noxiv.com
→ sneak: 先謝謝pow大的解答。 http://yofuk.com