[問題] 請問有關PCB LAYOUT的一些問題~~

[CCMAKE (￾NNN￾N)]

請問各位大大

在PCB layout時

會把高速訊號線做隔離(加大space或是guard GND)

理由是怕高速訊號線經由cross talk造成鄰近訊號的noise

小弟想要請教的是

有沒有甚麼理論可以用來解釋   為什麼rising/falling time越短的高速訊號

其產生的cross talk 會越嚴重??

又   有沒有甚麼經驗值或是rule來規範   多快速的rising/falling time應該要有多少的space

因為在系統廠

大家都是憑感覺做事

實際去問     又沒有人可以說出個所以然


我現在能想到的解釋方式是

rising/falling time 越短

其所含的高頻成分越多

如果看兩條trace間的couple 電容的話

越高頻的成分將會讓電容的阻抗越小

所以越容易有機會透過電容couple到鄰近的trace造成noise

不知道這種說法合理嗎??

另外   兩條trace間的互感    會因為這個高頻成分    有甚麼樣的影響呢??


還有一個問題

在一條高速訊號線旁邊 guard GND

主要的原因是怕這條高速訊號線cross talk到鄰近的訊號而造成鄰近訊號的錯誤??

或是怕產生EMI的問題??


大家在PCB LAYOUT的時候

都會FOLLOW甚麼樣的layout rule嗎??

因為在公司

看前人的經驗    都是     憑經驗   憑感覺

沒有辦法說出一個比較精確的理論   或是為什麼要這樣做

所以一直很困惑  (在SI跟PI的方面都是)


希望有經驗的大大可以給小弟一些建議

感激不盡~~^^

--
※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 118.168.100.165
推 horsemelon:好像有什麼3W法則  線距要是線寬的三倍
→ horsemelon:另外Xtalk用電容耦合的方式來解釋應該是OK的
推 deathcustom:cross talk你就要去看電磁學裡面TL理論的後半段
→ lusitani:好像還有20H法則
→ Mauder:請問一下甚麼是20H法則?
推 jfsu:EMI/EMC
→ beagle:我學的是 5-5-5 法則