我後來用TCL改寫這加pad的程式，程式可以在這下載：
http://cid-87cef5e6683b5427.office.live.com/self.aspx/Share/addPad.tcl
我之所以要用TCL改寫是因為：
原來PERL的作法是讀入Verilog檔。
然後程式要parse Verilog code，這不是一件小事。
要寫Verilog/SystemVerilog/VHDL的parser太工程浩大了，
況且我也沒做過compiler的經驗。
我後來就想到何不在Design Compiler(或IC Compiler與SoC Encouter)加pad最簡單。
所以就寫了這TCL script。
這TCL script我己測過在Design Compiler是可以正常執行的，
沒測過IC Compiler與SoC Encounter。
詳細的使用說明請看script內註解。
※ 引述《zxvc (執著)》之銘言：
: 這是我用PERL寫的一個script。
: 主要是用在Verilog design synthesis後，
: 要在寫一個IO ports加上pad cells的chip module。
: 因為手動去寫這個chip module有點麻煩、易錯，
: 我就用PERL寫了一個script自動產生chip module。
: (PERL真是處理文字的利器，用C去寫不知有多麻煩。)
: 使用方法請看原始檔註解。
: AddPad.pl下載:
: http://cid-87cef5e6683b5427.skydrive.live.com/self.aspx/Share/AddPad.pl
--
信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.73.148