作者jfsu (水精靈)
看板Electronics
標題Re: [請益] poly電阻疑問
時間Sat Jan 8 15:32:15 2011
※ 引述《divhexa (迎風)》之銘言：
: 最近剛接觸TSMC 0.18um製程，對於其中poly電阻的部分有點疑問
: 由於我想使用poly電阻作為resistive load
: 因此希望電阻變異的值越小越好
: 查過TSMC.18um製程manual
: 發現n+ poly w/o silicide的片電阻變異量最小，約正負10%
: 而p+ poly w/o silicide片電阻變異量稍微比前者大一點，約正負14%
: 但是之前有在國外討論區看過一些討論串，是說p+ poly電阻match得較好
: 因此我有兩個問題：
: 1. 請問所謂 "p+ poly電阻match得較好" 是指兩個電阻間的比例是否match嗎？
不是，match是指為避免因製程變動而導致你的元件失去其電氣特性。
好比你在畫電阻或MOS時，都會在兩旁加畫一些dummy電阻或MOS。
如果一時之間忘了擺上這些dummy元件，在使用n+會慘遭製程變異的毒手比p+還來得大。
: 2. 如果我想得到較精準的電阻值，是應該選用n+ poly w/o silicide嗎？
0.18um製程應該還不用考慮WPE(well proximity effect)與LOD(lenght of diffusion)。
基本上，如果你是要用在能隙參考電路(Bandgap reference)或是分壓電路
(votage divider)，建議還是用n+的。
另外也請考慮到電壓與溫度的變異。
: 希望有人能解答一下
: 謝謝
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在臺灣，何謂R&D工程師?
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◆ From: 59.116.3.111
推 mos888tw:請問LOD在做posim時會有model套入嗎? 01/08 18:29
推 jacobliu:為什麼建議用N+?上述電路的電阻不是都是用在比值上嗎? 01/08 21:21
→ jfsu:好像bsim4(?)的model才有，忘了~ 01/09 10:41
→ jfsu:考慮製程變動的影響 01/09 10:42
→ Mauder:若應用在元件值比值上的電路 應該是套用device matching的 01/09 21:52
→ Mauder:特性 不是devcie本身的製程變異量 我記得以matching來說 01/09 21:53
→ Mauder:TSMC提供的製程資料說明p+ poly w/o silicide比n+ poly w/o 01/09 22:01
→ Mauder:poly來的好一些 但這是指正常使用device matching layout的 01/09 22:03
→ Mauder:情形得到的結果 01/09 22:03
→ Mauder:寫錯了 是n+ poly w/o silicide才對 01/09 22:09
推 jacobliu:謝謝分享 01/14 00:12