[問題] verilog

[ccjin (半年之後你會變怎樣)]

   目前手邊沒有工具
   case裡面很多有規則的數字
   我想用for loop取代
   以下這種語法會有錯 可合成嗎
   下面大概寫一下概念
   謝謝


    input wire  [(CH_WIDTH-1):0] rch [(CH_NUM-1):0]=0;
    input wire  [(CH_WIDTH-1):0] gch [(CH_NUM-1):0]=0;
    input wire  [(CH_WIDTH-1):0] bch [(CH_NUM-1):0]=0;

    reg [(CH_WIDTH-1):0] rch1;
    reg [(CH_WIDTH-1):0] gch1;
    reg [(CH_WIDTH-1):0] bch1;


    genvar i;
    generate
    always @(posedge clk)
    begin
        case(select)
        for (i=0; i < CH_NUM; i=i+1)
        begin:
            i:
            begin
                rch1 <= #DLY  rch[i];
                gch1 <= #DLY  gch[i];
                bch1 <= #DLY  bch[i];
            end
        end
        endcase
    end
    endgenerate

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 123.195.15.55
推 zxvc:loop generate與procedural loop的for是兩種不同概念的for。
→ zxvc:它們所用的indexing variables宣告方式也不同。