推 Pash77:compile 版本有差啦! 至最少就是一個比較器一個減法器 06/03 01:26
推 ccjin:謝謝 我之前也看過 他應該會把它簡化才對 06/04 14:34
用4bit去 小小的合成一下!!
http://0rz.tw/MvgMV
沒想到跟我猜想的不一樣!!
我以為sythesis會盡量去減少使用加法器
所以要減少使用的話可能還是要改寫一下
module ABS(osc_clk,a,b,abs);
input osc_clk;
input [3:0]a,b;
output [3:0]abs;
reg [3:0]abs;
wire [3:0]aa = (b > a)?b:a;
wire [3:0]bb = (b > a)?a:b;
always@(posedge osc_clk) abs <= aa - bb;
endmodule
合成
http://0rz.tw/S4Urf
不過以上兩種在FPGA的面積上 完全相同就是了!!
※ 引述《ccjin (半年之後你會變怎樣)》之銘言：
: 因為手邊沒有合成的工具
: 請教大家 下面這式子
: 會有幾個減法器
: always@(posedge osc_clk)
: begin
: if(b > a)
: abs <= b - a;
: else
: abs <= a - b;
: end
: 謝謝
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