請問一下Verilog的case語法，如果選擇的是一個範圍時，要怎麼寫呢?
EX.
always@(sel)
begin
case(sel)
0: xx
1: xx
.....
100:
endcase
end
若 0~20, 20~50, 50~100三個要選擇的範圍都一樣
這樣
case(sel)
<20: xx
20<, <50: oo
50<=, <100: xxx
endcase
請問可以這樣寫嗎? 還是該怎麼寫呢?
感謝~
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