作者sasako (模糊地讓我看不清)
看板Electronics
標題Re: [問題] 請問一個Verilog語法問題
時間Tue Jun 14 01:30:51 2011
: : 若 0~20, 20~50, 50~100三個要選擇的範圍都一樣
: : 這樣
: : case(sel)
: : <20: xx
: : 20<, <50: oo
: : 50<=, <100: xxx
: : endcase
: : 請問可以這樣寫嗎? 還是該怎麼寫呢?
: : 感謝~
N是你輸出值的bit width
assign output = {N{sel<20 & sel>0 }} & (xxx) |
{N{sel<50 & sel>20}} & (ooo) |
{N{sel<100 & sel>50}} & (yyy) ;
合出來好像也是多功器
當然用casex也是可以...
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◆ From: 118.169.79.154
→ ViewMoon:這... 我上次印象是會 synthesis GT/LT 比較器 ? 06/14 07:29
推 appendixisu:比較器+1 06/14 07:54
→ sasako:是唷!可能我記錯了吧.. 06/15 22:47
→ sasako:google了一下 其實應該說是多功器的架構 只是select的部分 06/15 23:00