→ Mauder:1.沒錯 2.我仔細看了一下 O2^(-1)表示O2的delay 書上雖寫是 09/13 01:41
→ Mauder:補數 但是它的A的結果來看並不是如此 基本上不用太深究 知 09/13 01:42
→ Mauder:到他是跟delay訊號相減 再去追書上的邏輯閘就可以了 09/13 01:43
→ tjyee:謝謝學長Q_Q 09/13 07:13
大家好,小弟目前在研究分數型PLL,有些疑問:
1.假如使用三階delta-sigma modulator(MASH 1-1-1)輸出應該會有-3~4等8種狀況,
又假如小弟設計的除數N=24,N+1=25,N-1=23...以此類推,又當我除數N=24時設計的
DSM輸出為1000,是不是只要將DSM輸出1000接上我的多模數除頻器(假如用2/3串4級),
那這樣自然灌入DSM小數時,多模數除頻器就會慢慢收斂在N/N+1之間(假入我輸入0.2
,多模除頻器就會慢慢收斂在24.2),意思是說,其他除數,例如N+2,N+3..N-1,N-2...
算是來打亂週期的,應該就是"來亂的"...可以這樣說嗎?
2.DSM內的noise cancellation circuit有1/z,應該是將資料delay一段時間,但我不知道
為什麼劉老師的書上面我解讀的感覺是用來做補數?
以上問題希望各位高手能幫幫忙...非常感恩!!!
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