[問題] gate level 與 transistor level差別

[tjyee (gg)]

大家好,小弟目前在用cadence layout,在萃取PEX檔時發現選項"gate level"
與"transistor level",請問這兩種的差別在哪裡?小弟目前在layout的是TSPC的數位電路,
謝謝!

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.116.187.143
推 xuwei:若pdk裡的model要扣掉,就要選gate level,否則會double count