[問題] PLL的怪現象

[tjyee (gg)]

大家好,小弟目前在設計PLL,PFD是使用一種沒有glitch的架構,意思是說當電路鎖定時,
up訊號為持VDD,dn維持gnd,但我實際模擬時發現最後鎖定時,dn訊號會有衝到VDD的細長
訊號,up則沒有,拉近看VCO除頻回來訊號與reference clock做比較發現除頻訊號真的比
reference快一點點,不知道各位有沒有遇到相同問題,另外想問的是LC tank VCO在
ADS模擬與hspice模擬頻率不太一樣,是一般都有這種問題,還是我模擬方式可能有錯?
謝謝大家!!

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◆ From: 115.43.222.23
推 weiqi0811:理論上這是mismatch造成的吧 (ex:CP mismatch....
→ weiqi0811:所以造成每次鎖定後除頻完的頻率都略快於reference CLK
→ weiqi0811:可先給align訊號sim PFD + CP,理論上up=dn,再看CP的I
→ weiqi0811:理論上就可知道locked時是哪邊造成offset的
→ weiqi0811:至於ADS & hpsice模擬VCO之前sim同電路好像也會有些許差
→ weiqi0811:以上有誤請指正 thanks
推 jamtu:PLL鎖住的時候本來就會有phase的mismatch
→ jamtu:CP不斷充電，LPF不斷漏電，Vctrl不斷抖動，是本來就會有的
→ jamtu:另外ADS跟SPICE不一樣，就是你電感的model不一樣
→ jamtu:以上是PLL外行的一點直觀看法
推 hisanick:不同 Simulator 都會有小誤差吧
→ sneak: 以上有誤請指正 tha https://muxiv.com
→ sneak: 不同 Simulato https://daxiv.com