剛學verilog不久 想請教板友有關verilog delay models的問題
據我所了解inertial delay是描述gate delay
例如 : and #4 (out,in1,in2);
而transport delay是用來model interconnection delay
例如 : wire #2 a;
但最近翻書看到
"在verilog中gate delay和interconnection delay
都是用inertial delay model來描述"
這個地方我不解
用來描述interconnection delay的不就叫作transport delay嗎
如何用inertial delay描述?
麻煩板友不吝指教
感謝 :)
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