Re: [問題] verilog

[zxvc (眾生都是未來佛)]

※ 引述《ray0129 (Ray)》之銘言：
: 剛學verilog不久  想請教板友有關verilog delay models的問題
: 據我所了解inertial delay是描述gate delay
: 例如 : and #4 (out,in1,in2);
: 而transport delay是用來model interconnection delay
: 例如 : wire #2 a;
: 但最近翻書看到
: "在verilog中gate delay和interconnection delay
:  都是用inertial delay model來描述"
: 這個地方我不解
: 用來描述interconnection delay的不就叫作transport delay嗎
: 如何用inertial delay描述?
: 麻煩板友不吝指教
: 感謝 :)

interconnection delay在Verilog的標準名詞叫net delay。
從"IEEE 1800-2009 Sec. 28.16 Gate and net delays"
可以看出net delay是使用inertial delay model，並不是transport delay。

這是仿照"IEEE 1800-2009 Figure 30-5"所寫的一個範例，
模擬後應該會發現a的4ns pulse被濾掉了：
`timescale 1 ns/1 ps

module test;

  wire #(7,9) y;
  reg a;

  assign y = a;

 initial
 begin
    #300 $finish;
 end

  initial
  begin
        a=1;
         #20;
         // 4ns pulse.
         a = 0;
         #4;
         a = 1;
  end
endmodule

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楞嚴咒(附注音)：
https://skydrive.live.com/?cid=87cef5e6683b5427&sc=documents&id=87CEF5E6683B5427%21312#
縮址：
http://bit.ly/r3bgEo

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 140.115.220.54
推 ray0129:謝謝:)