※ 引述《technology55 (jkl)》之銘言：
: 製程裡面都會說這個mos是幾伏特的
: 指的是gate的電壓上限嗎
: 但我看paper有時會看到他們會設計保護電路來避免單個mos的vds過高
: 請問單個mos的vds過高會有什麼問題嗎
: 如果有的話能從TSMC or UMC的製程檔裡找到drain與source端的電壓上限嗎
: 感激不盡
所謂的電壓上限，應該就是指『崩潰電壓(Break down Voltage, BV)』，它通常分為
閘氧化層(Gate oxide)與接面(junction)崩潰電壓。一般而言，junction的BV是小於
oxide。
你的第一個問題:『製程裡面都會說這個mos是幾伏特的?』
Answer:我想，這裡指的是應該是個別的元件，畢竟在一個製程中，是會區分
高操作電壓(Ex:5V以上)與低操作壓元件(Ex: 0~3.3V)，它們的oxide厚度不同,
Vth也不同。
你的第二個問題『單個mos的vds過高會有什麼問題?』
Answer:你可以看看MOS的Ids對Vds的曲線圖，你或許就會知道高Vds所要面臨的問題。
當然啦，過高的Vds最後還是會導致接面崩潰。
建議您可以跟TSMC或UMC要EDR(Electrical Design Rule)，裡頭才會寫明這幾個你
所想要找的參數，它會註明 min/max/typ.值(在某個測試條件下。)
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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話！
4.Relax and Delay :太過於輕鬆(Relax)，那麼就要有schedule delay的準備！
但是外派到大陸的臺灣郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割！
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