※ 引述《naticom (踢踢～)》之銘言：
: 不好意思，最近才開始接觸這些EDA工具
: 對於 Primetime的 set_max/min_delay 不太瞭解
: User guide上面是說:
: "By default, PrimeTime calculates the maximum and minimum path delays
: by considering the clock edge times. To override the default maximum or
^^^^^^^^^^^^^^^...
: minimum time with your own specific time value, use the set_max_delay or
: set_min_delay command."
...^^^^^^^^^^^^^^^^^^^^^
原po可能是被這句話混淆了。
這裡說的maximum or minimum time應該是
Synopsys的design constraints: max_delay與min_delay(它們也是attributes)，
而不是電路真實的maximum or minimum time。
Design Compiler Synthesis Commands文件對set_max_delay的delay值
有更明確的指定，叫它"desired" maximum time。
因為PrimeTime的那段文字省略了"desired"，
所以原po才會誤以為set_max_delay是override真實maximum time。
minimum time也是同樣道理。
[恕刪]
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楞嚴咒(附注音)：
https://skydrive.live.com/?cid=87cef5e6683b5427&sc=documents&id=87CEF5E6683B5427%21312#
縮址：
http://bit.ly/r3bgEo
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.220.54