推 jamtu:專業 09/12 18:34
→ opq77114:j大過獎了~我也常常從你的文章學到很多東西 09/12 19:23
推 Williamette:此篇正解 09/12 22:28
推 Williamette:如果是Pipelined SAR, sampling time就給它偷下去啦 09/12 22:31
以我的認知 MDAC的opamp規格跟後級電路所要求的精確度有關
原po的ADC要操作在100MS/s 因此一個週期是10ns
以pipelined SAR的架構來說 MDAC需要等取樣結束 SAR bit cycling結束 才能放大殘值
因此假設linear settling time(t) = 3ns
而後級要做7-bit SAR 所以殘值要滿足8-bit(k)精確度
頻寬公式更正為
1 k * ln(2) 32 8 * ln(2)
BW >= ------- * ----------------- = ---- * ---------------- = 9.4 (GHz)
beta 2 * pi * t 1 2 * pi * 3
即使精確度要求改為較寬鬆的7-bit BW仍必須大於8.2 GHz
從公式來看 beta大一點 linear settling time大一點 所需要的頻寬可以比較小
beta要大 論文中常見的做法就是不要把殘值放大到 full input signal swing
linear settling time要大 犧牲的是取樣時間或者SAR bit cycling或者slew time
要犧牲什麼設計者自己必須做取捨
最後請問一下原po 你想做12-bit pipelined SAR ADC
第一級作5-bit 第二級作7-bit 殘值放大32倍
這樣感覺並沒有redundancy 你又要做12 bit 線性度應該不會太好
還是說你前級是用1.5-bit解5次??? 這樣的話就比較沒問題
※ 引述《ceaserman (神采飛揚)》之銘言：
: 各位大哥，
: 小弟目前在研究 Pipeline SAR 的 ADC 。
: 目前是要做 12 bit ，100M/s sample rate ，分成兩級，
: 第一級是 5-bit ，第二級是 7-bit 的 Pipeline SAR ADC ，採用 0.18 製程。
: 目前卡在 MDAC 的 OP 設計。
: 對於 OP 的 DC Gain 的部分，閱讀相關書籍之後，用以下式子求得：
: A >= 2 的 12 + 2 次方 = 84 dB
: 對於頻寬的部分，我是用以下式子求得：
: 第一級是 5- bit ，所以 MDAC 的放大倍率是 32 。
: 利用 flip around MDAC (參考 razavi AIC 書中的那個精確的兩倍電路)，那麼回授
: 因子 beta = 1/32，sample frequency = 100M
: sample frequency * nature log(2^13)
: 利用 Baker 書中的 BW >= ---------------------------------------
: 2 * pi * beta
: 算出來的 BW >= 4.589 GHz .....非常的可怕.....
: 想請問各位大大是否是我哪裡算錯呢?
: 很希望是我算錯，因為我想不到要怎麼用 0.18 製程去做一個
: DC Gain >= 84dB , UBW >= 4.589GHz 的 OP。
: 懇請各位大大指導小弟一下，讓我可以突破盲點。
: 謝謝。
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