[問題] verilog for loop

[doublewhi (whi)]

關於for loop的一些問題想請教大家


最近寫到一份code

資料會有一張地圖 (8x8  1bit)

演算法中判斷需要用到該DFF上下左右的值 (x ±1,y) (x,y ±1) 共四個點

但是因為要考慮邊界 (ex 最上面的那排不用(也不能)考慮上方的資料)

寫成for loop的時候不太好寫


不知道有什麼比較好的寫法嗎?

目前想到就宣告10x10的array  然後讓最外邊都是0 (但index差1 code很難寫)

除此之外我還試過  用function + integer的寫法，但合成後發現會把function和出來..

我希望code的是合成這樣的電路(假設index i,j=0~7) :

在i,j=1~6時 判斷上下左右
但在i=0時不判斷左; i=7時不判斷右
同理j=0時不判斷上; j=7時不判斷下

拜託大家了~~

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 114.45.140.127
→ doublewhi:目前想到用generate 但要宣告9種module.. 好像更難寫
推 tkhan:改用C去寫應該就ok了..
→ doublewhi:可是 是要寫成電路的@@
→ sepcher:FSM~
推 mmonkeyboyy:FSM
→ doublewhi:上面幾位版友可能誤會我意思了~ 我不希望他合出判斷電路
→ doublewhi:想問verilog中 有沒有辦法描述一段 相似度很高卻不同的
→ doublewhi:電路模型
→ michael6172:用多工器阿，用sel選你要的DFF out....