[問題] verilog coding style

[doublewhi (whi)]

想請問一下版上的板友

為什麼現在大家都推薦把non combinational/combination circuit分開寫呢?

用code來說的話

// coding style 1
always @(posedge clk or posedge reset)
begin
   if (reset)
       out <= 0;
   else
       out <= a*b;
end

// coding style 2

always @(*)
begin
  next_out = a*b;
end

always @(posedge clk or posedge reset)
begin
   if (reset)
      out <= 0;
   else
      out <= next_out;
end

請問coding style 2  主要的好處是?  (或coding style 1的壞處)

公司企業裡面也都使用coding style2 嗎?


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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 118.160.231.59
→ michael6172:你的例子無法說明blocking和nonblocking的問題
→ michael6172:去了解一下race condition吧
→ michael6172:你的問題google就有了><
→ lovepy:我想是在有feedback的情況比較有差別 1是用合成軟體幫你分
→ lovepy:2是你自己分
→ doublewhi:請問一樓大大: google關鍵字要輸入什麼呢?
→ doublewhi:在沒有feedback的情況下  是不是就不會有race 的情況呢?
→ evkmaw4c:case1 若要接到.D() 的訊號很複雜，波形較難trace
→ evkmaw4c:case 2 除非你的next_out是相當複雜的state machine
→ evkmaw4c:不然建議還是用wire就好 利於分signal及reg