作者trimos (moss)
看板Electronics
標題[問題] verilog問題
時間Sun Nov 25 17:07:25 2012
剛學VERILOG就遇到瓶頸了....
想請教一下
我有一個8個單位時間的impulse
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想問一下要怎麼生成10個單位的impulse
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變成=>
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之前有看過可用reg去新增
再貼在後面
但小弟想了很久想不出來....
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 1.34.181.105
※ 編輯: trimos 來自: 1.34.181.105 (11/25 17:07)
→ lovepy:DLL? 11/25 20:46
→ doublewhi:簡單來說你要讓他寬度變5/4嗎?? 11/26 00:50