→ trimos:感謝 11/25 22:22
→ doublewhi:原來有clk.... 11/26 00:50
推 lc85301:沒clock就大概很難吧... 11/26 05:02
※ 引述《trimos (moss)》之銘言：
: 剛學VERILOG就遇到瓶頸了....
: 想請教一下
: 我有一個8個單位時間的impulse
: ________
: ______________| |____________
: 想問一下要怎麼生成10個單位的impulse
: ________
: ______________| |____________
: 變成=>
: __________
: ______________| |__________
: 之前有看過可用reg去新增
: 再貼在後面
: 但小弟想了很久想不出來....
___________
A _____________| |_________________
經過兩個delay (DFF, etc)
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B _______________| |______________
C=A or B
______________
C _____________| |________________
是這樣嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 27.109.163.249
※ 編輯: kameng 來自: 27.109.163.249 (11/25 21:58)