Re: [問題] 數位電路的clock 的 layout

[deathcustom (litron-intl)]

※ 引述《ShiaoDunJia (洨當家劉昴星)》之銘言：
: 有天跟學長討論, 數位電路(full-custom)的clock 線要拉多寬
: 我是想說,先跑一下tran. 用平均電流來決定, peak的電流,就參考一下
: 有的學長說要拉寬一點,這樣跑比較快
: 但是,我對這點有點遲疑,線拉越寬電阻越小沒錯,但是電容越大,這樣會慢啊
: 我是想 數位電路的clock 幾乎都接到mos的gate,應該沒啥大電流,
: 數位電路也不怎麼怕IR drop, 應該不是越寬越好才對
: 小弟沒實做過 full-custom ,請各位先進不吝指教
: 謝謝

假設一條線總R = Rtot
            Cw = Ctot (wire capacitance)

分割成N個section

tp ~ (ln2)(Ctot/N)(N(N+1)Rtot/2N) + (ln2)RtotCload
   = Rtot*Ctot*ln2*[N*(N+1)/2N^2] + ln2 RtotCload
   ~ 0.35Rtot(Ctot+2Cload)

考慮tr ~ 10tp/3 = 1.2Rtot(Ctot+Cload)

然後看看R跟Cw的公式

R = ρL/hw

Cw = εwL/d

RCw = ρεL^2/hd

也就是說RCw是跟L^2成正比(這邊是一個粗估的概念)

再繞線的時候，要選跟其他走線、跟地線隔遠一點的(d)[看你care哪一個]

要選thick metal(h)，所以會用M6/7/8

delay在某個程度後就跟線寬沒關係了

(當線寬很小的時候，Cw+Cload值

主要以fringing field C+Cload為主時，所以當W變成兩倍的時候

R變成1/2，而C不會變成2倍，但是線寬到一定程度以上後，這就不重要了)

--
根據pow大的東西補上Cload

(之前沒寫主要是使用global clk而沒buffer的狀況下

Cw會dominate......

但是實務上必然要加上buffer, 由其稍為大一點的電路這是必要的)

--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.36.50.34
推 xuwei:care高速就用top metal走, 然後用RC估一下, 適當加buffer
※ 編輯: deathcustom     來自: 1.160.29.205         (12/21 08:50)
推 ShiaoDunJia:感謝
推 ookok:這裡只考慮到line的rc,但是實際上mos開起來的等效電阻
→ ookok:時常比line的r大許多，所以routing 的c會dominate
→ ookok:因此越寬反而不好，除非你的buffer很寬,使之等效r被line
→ ookok:限流，這樣是直接影響slew rate
→ ookok:所以設計buffer時用fanout of 4主要是看ˉline的等效c
→ ookok:加大線寬的前題是buffer夠大，要不然是反效果