作者deathcustom (litron-intl)
看板Electronics
標題Re: [問題] domino style circuit
時間Sun Dec 30 01:46:48 2012
※ 引述《thunderguy (then)》之銘言：
: http://miupix.cc/pm-495ZXD
: 關於照片中的上圖
: 使用weak pmos 對node 上的c 不斷充至Vdd
: weak的原因是因為當pdn通時能夠把電位拉至0。
: 不知道我的解讀正確嗎？
: 我看不太懂他的敘述，
: 謝謝。
請看第二個圖(這是實際設計上會用的電路，第一個電路則否)
這一顆PMOS不只是weak，在正常的設計中，他會選擇minimum size
他的作用是在補償
當PDN"整體來看是不導通的，但是鄰近C的幾個NMOS卻處於導通狀態"的"電荷分享"作用
(charge sharing)
因此，他只須要能使C的電壓在這種狀況不要掉到後面反相器Vih以下就好
在最快速估計上也就是在這種狀況下Vdd - Vtp
且當precharge phase結束後C是處於Vdd附近
也就是說PMOS在此時可以等同Pseudo NMOS logic中的那顆PMOS
(面積考量下，minimun area, minimun speed)
此時PDN NMOS的sizing就是要讓"worst case"導通時的Vo會在反相器的Vil以下
在最快速估計上也就是大約Vtn
(速度考量下)
此時PDN NMOS的sizing就是要讓"worst case"的t(PHL)要符合你的spec
希望有幫到大家
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◆ From: 114.36.60.52
※ 編輯: deathcustom 來自: 114.36.60.52 (12/30 01:48)
推 thunderguy:謝謝詳細解說！想問是當pun補償還是pdn補償？ 12/30 10:17
→ thunderguy:然後第一個圖之所以不用的原因是啥？因為課本上 12/30 10:18
→ thunderguy:講到缺點@@謝謝！ 12/30 10:19
→ thunderguy:沒有講到缺點 12/30 10:19
→ deathcustom:他會有static current(當PDN導通時)，而且Vol不會到0 12/30 15:52
※ 編輯: deathcustom 來自: 114.36.60.52 (12/30 15:53)
→ deathcustom:這樣修應該比較不會有疑義 12/30 15:53
推 thunderguy:感謝！學到很多：） 12/30 16:58
推 windboy0620:順便問一下 現在應該大多都用cell-based設計吧，那這 01/01 22:02
→ windboy0620:樣這種circuit出現的機會會多嗎? 一點疑問...thanks 01/01 22:03
→ deathcustom:也是有full custom design啊...... 01/01 23:42