作者onlykals (相摩)
看板Electronics
標題Re: [請益] CIC課程 學APR layout
時間Wed Jan 23 23:46:24 2013
※ 引述《jfsu (水精靈)》之銘言:
: ※ 引述《GameMaster (GM)》之銘言:
: Auto Placement & routing,,如果你已經有layout的底子,那APR對你而言
: 應該不是難事。
: 1.就一個layout engineer而言,本身的工作就是聽designer的指示去做,並不需要
: 設計電路,只是對於"空間規劃"要有"感覺",因為會用到APR表示這一塊電路是
: 純邏輯,沒有其他的類比訊號或是電路,唯一你要考量的就是該用幾層metal來完成
: 、出pin的位置與圍出哪個範圍來做APR。
: 通常不太可能會第一次就繞出來,甚至有時候東繞西繞也都沒有結果,這時候要得要
: 好好思考上述的參數設定,並加以改進。等APR結果一出來,designer與你要同時進行
: 檢視與修整的工作,有些線在出pin的位置可能寬度不一,或是針對一些critical
: signal進行最佳化。
: 2. standard cell的layout很重要,一定要跟designer配合。這關係到面積與訊號傳遞
: 延遲問題。
: 3. 至於APR Tool,我只接觸過ICC與Astro,功能各自有其特色(前年已經改用Astro。)
: 不過...如果公司沒有花大錢買下某些比較進階的設定,那你也能僅以最陽春的功能
: 來完成手邊的產品。(工欲善其事,必先利其器...T_T...沒賺錢,就沒錢買license
: 大家都要搶license,不然就是只能跟廠商借機...XD)
: 最後,APR其實不難,大部份的事都給tool去跑。再者,layout本身就是一門"藝術",
: 最重要的是空間規畫(size down = cost down = break down!!),再來就是對特殊電路
: 的敏感度(ESD的畫法、容易受noise影響的訊號要作保護、大電流的路徑別用minimum
: rule畫...等等)並與designer密切合作(一定要他們check過,最好簽名畫押!不然
: 出了事,designer會怪說,都是layout亂畫!哭哭~~)
我的見解剛好跟j大有點不同, 剛好兩樣職業都接觸過,
在fully裡面除了基本的DRC應該要pass以外,
其他需要額外注意的有IR drop, current density, latch-up, ESD,
以及最重要的matching, 當然在工作時會需要比較多的體力以及眼力 (很常接錯線 ="=)
在APR方面, 重要的是... 把design 繞出來, pass timing, 更甚者leakage,
floor plan應該是裡面最基礎也最重要的, pin assignment就包括在這裏面,
一個合理的floorplan可以將解congestion / timing / cts 的effort降到最低,
接著就是跟designer討價還價的時候了, congestion解不掉, 繞不出來,
該改design 砍module或者是撐size?
clock tree長得亂七八糟, 是不是constraint下的並不正確?
又或者register的分群不適分得那麼洽當,
timing clourse做不到, designer捏了多少margin或是要pipline?
事情的確是都在一個tool下做完啦...
不過所有的設定校調去改成一個script就能跑完...
通常是不太可能... 否則就像我前輩說的,
這麼容易, 那我請個正妹來push button就好啊, 要你幹嘛XD
偶爾還是會出現啦! 那就真是天殺的好時光了 ^.<
值得一提的是, 很多認為解不掉的東西, 在各個公司都各自會自己有五花八門的flow,
多跟人討教是很有幫助的 :P
對了, 要深入了解STA, SI, tool usage,
以及努力地翻user guide跟上solvnet就是真的啦啦啦~~
加油加油
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有時候覺得筆記本就像我們的人生,
縱使荒唐、輕狂、悲傷、喜悅、痛苦在上頭無秩序的散佈,但那又如何?
一本被寫滿的筆記本至少曾經裝載過感情,
比徒留空白就隨手置於那疊筆記本墳的來的幸運。
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推 obov:很多大廠apr都是電資科系出身的 01/24 02:22
→ obov:有的要幫忙rtl 有的要幫忙run hspice simulation 01/24 02:23
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