Re: [問題] MOS的一些問題

[obov (恩登)]

※ 引述《iiiikkk (東森媒體科技)》之銘言：
: 講明白一點就是我設計一個電路LDO用到current mirror，
: 跑AC 特性(phase margin, dc gain, psrr 等)都正常，
: 而且run Monte  Carlo模擬也顯示current mismatch<1%
: 但是被學長檢查出來current mirror有幾顆MOS的Vgs<Vth，但是Vds均>Vdsat,Vod > Vds
: (而且是current mirror裡的diode connected MOS)
: 學長說這樣會造成mismatch嚴重會有良率問題，
: 但是就我所知，Vds>Vdsat即表示在saturation區間，為何他說一定要遵守Vds>Vod?
: 另外Vgs<Vth我google結果有人說的確會造成mismatch較大，
: 但是我想問若我把W/L用小(W變小, L不變)使Vgs>Vth跟把W*L用大但是Vgs<Vth(差<100mV)
: 這2者何者的matching較好?

業界觀點:
1.先簡單估算你的系統可以容忍多大mismatch   我猜你ldo就算跑掉10%也沒事
2.first order Vod=Vgs-Vth  Vod越大  vth variation的影響就會相對小
3.遵守vgs>vth  vds>vod是好習慣  silicon回來fail比較不會被抓出來亂幹
4.不管什麼地方都有學長學帝雉  啾啾啾


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