大家好,我用小訊號模型兜了一個PLL的model,使用hspice模擬,如下圖:
http://ppt.cc/9-oK
R1=2.262k,C1=50p,C2=1.99p,kvco=0.5g,Icp=70uA,Phase Margin=68
然後我為了要看輸出的step response,於是我在輸入端給了一個step,
觀察輸出,如下圖:
http://ppt.cc/FFVG
上方圖為unit-step以及除頻器出來的訊號,發現overshoot大概14%左右,下方圖
為vctrl以及loop filter大電容的電壓
我的問題是,我兜了實際電路,各個參數皆用上述的值,模擬的圖如下:
http://ppt.cc/4SY5
發現其overshoot只有不到5%,上方圖為Fref以及Ffeedback兩端方波訊號轉成頻率,
下方圖一樣為vctrl以及loop filter大電容的電壓,發現幾乎沒有overshoot,
我的問題是使用PLL linear model來模擬step reponse為什麼會與實際電路模擬
差的很多,行為也不太一樣,因為以前用op模擬結果是差不多的,不知道問題出在哪裡,
謝謝!!
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