→ a29831287:那個delay有夠哭 duty cycle一多級就容易跑掉... 06/04 16:17
推 BuBuChen:美其名是可降低dram周邊電路的成本，說難聽點是把難做的 06/05 13:33
→ BuBuChen:丟給control(and PHY) 06/05 13:34
推 liketen:哦哦哦~~感謝~~^^" 06/05 13:42
※ 引述《liketen (棟仔)》之銘言：
: 想請問DDR的DQS判斷DQ的讀寫
: 為什麼看DQ的邊緣是做讀的動作?
: 看DQ的中心是做寫的動作?
: 做讀的動作時，DQ在邊緣，那他的SET TIME與HOLD TIME不就不符合?
: 感謝!!!
這是DDR DRAM spec.所規定的
讀的時候DRAM打DQS/DQ給controller, DQS/DQ的edge會對齊 (edge-aligned)
寫的時候controller打DQS/DQ給DRAM, DQS的edge必須在DQ中間 (center-aligned)
這樣可以降低DRAM內部周邊電路的成本
讀的時候DRAM可以用DQS當DQ的clock跟著一起送出去
寫的時候則是可以直接用controller給的DQS來sample DQ
雖然實際DRAM不一定是這樣做, 不過這樣解釋應該不難理解
因為DRAM對於成本非常敏感
加上當初在制定spec.的時候也是以DRAM廠商為主
所以自然就變成對DRAM有利的protocol
如此一來負擔就落在controller的身上了
讀的時候一般controller內部會把DQS delay一段時間再用來sample DQ
寫的時候也會把內部的clock delay一段時間再當DQS送出
通常這些都會在PHY處理, 而每家的PHY作法又不太一樣了
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