[問題] 關於除2電路設計

[chenkaihsu (Harry)]

各位大大好：

我想問一下除2電路要怎麼設計

才可以讓其除出來的訊號的rising

時間點跟原訊號是一樣的？因為似乎

這跟DFF 的輸出一開始是0或1有關。

謝謝。


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◆ From: 223.140.82.202
→ tonybin:preset...
→ lovepy:不是直接LSB不要1bit就是除2的值了嗎 原PO是要問這個嗎??
→ lulumic:倒數..
→ chenkaihsu:我是要做clock buffer的。
→ chenkaihsu:倒數應該…不行吧？