看板 Electronics 關於我們 聯絡資訊
最近去面試被問這個問題 還是想不通 為什麼降低頻率hold time比較有問題 板上有人可以為我解答嗎 或有甚麼相關資料可以參考嗎 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.161.218.96
TripleC:因為setup time比較沒問題 :p 01/21 13:04
s940556:Google "synopsys timing constraints and optimization u 01/21 15:07
s940556:ser guide" pp23 01/21 15:07
mmonkeyboyy:hold time: ccq+cd > t_hold (second stage) 01/21 22:41
mmonkeyboyy:所以我個人覺得 降頻沒問題 照這公式來看 01/21 22:45
mmonkeyboyy:當然面試嘛 公說公有理 你有理就好了 01/21 22:45
mmonkeyboyy:一樓那個不能拿來當原po的答案吧 不是同個羅輯XD 01/21 22:45
mmonkeyboyy:clock skew比較有關係 01/21 22:50
mogimnum:感謝各位 01/22 01:02
pupucar:你的面試官比較有問題。。。 01/31 23:19