[問題] 數位邏輯電路的設計

[yk19880425 (祥)]

大家好，

我是個電機系的研究生，研究多數是類比電路，

目前在數位邏輯電路設計上出了點問題，

原本以為很簡單的，

但是想了一天後(超過12H)，

想不出來決定放棄，

想請問版上有人可以幫我破解嗎 :)

可以來信給我粗略的解答(解出來我會給謝禮..)

function對的話我會PO詳細版 讓大家互相交流。


以下是我的問題
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https://www.dropbox.com/s/snsml9stq6pfoud/logic.jpg

clk共有4個cycle， (2.3.4 想要的輸出是一樣的)

1.clk=1，sample=1，X=1(在sample時=1，X必為1)，
希望輸出A=0 ， B=1 。


2.clk=2，sample=0
 若X=1  希望A=1， B=1
 若X=0  希望A=0， B=0

3.clk=3，sample=0
 若X=1  希望A=1， B=1
 若X=0  希望A=0， B=0

4.clk=4，sample=0
 若X=1  希望A=1， B=1
 若X=0  希望A=0， B=0



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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 180.218.186.199
推 jamtu:clk=1時sample跟X如果是其它case怎麼解
→ yk19880425:不會有這個case的，sample=1，clk必為1。
※ 編輯: yk19880425      來自: 180.218.186.199      (02/01 00:52)
→ yk19880425:說錯，是X必為1
→ DEWCE:A=not(sample) & X    B=X
推 mmonkeyboyy:sample=1 mux so always output a inv X B=x
→ mmonkeyboyy:sample 0 a=b=x mux
→ mmonkeyboyy:這解答你滿意嗎 跟clk無關 跟sample有關
→ mmonkeyboyy:所以你就用clk +clk 前端加2:1mux可以得你要的結果
→ sleep21132:DEWCE的解答，好像是行得通的。
→ yk19880425:mux我沒用過 要在研究下，才能理解你的說法!
→ yk19880425:目前學校都要用EDA Cloud，還在架設中
→ yk19880425:無法用模擬驗證function，好麻煩啊!
→ yk19880425:所以，mmonkeyboyy 我下禮拜再寫信給你結果:)
→ mmonkeyboyy:這東西你畫畫圖不就好了orz 或是下個 modelsim
推 mmonkeyboyy:這題重點不就在於用sample來選ab輸出是不是和x相等
→ mmonkeyboyy:sample等1 就特別給a=inv X (事實上b根本不用管)
→ mmonkeyboyy:剩下的sample=0 a=x b=x
→ mmonkeyboyy:你說的clk要啥我不知道  但感覺要edge trigger
→ mmonkeyboyy:所以後面接兩個dff就完事了
→ lovepy:舊的EDA tool應該還是可以用吧 只有用到製程才要EDA cloud
→ lovepy:要驗證function 一般RTL還是都是還可以模擬啊
→ lovepy:clk=1234這個是指第一二三四個cycle的意思還是值是1234?
→ lovepy:sample是input還是output??
→ yk19880425:clk是方波訊號，50%的週期比。
→ yk19880425:目前對此架構的設計已經有想法了。
→ yk19880425:RTL要在哪裡載 ? 透過CIC抓嗎?
→ yk19880425:sample是input，clk是1.2.3.4cycle
→ lovepy:只要沒有要合成或弄到製程 原本的ncverilog或modelsim皆可
推 mmonkeyboyy:用那些還太麻煩  這電路只要能仿真器都能做
→ mmonkeyboyy:再加上那兩個東西還要寫 code 出來電路還可能更大