Re: [問題] 數位邏輯電路的設計

[sasako ( )]

※ 引述《yk19880425 (祥)》之銘言：
: 大家好，
: 我是個電機系的研究生，研究多數是類比電路，
: 目前在數位邏輯電路設計上出了點問題，
: 原本以為很簡單的，
: 但是想了一天後(超過12H)，
: 想不出來決定放棄，
: 想請問版上有人可以幫我破解嗎 :)
: 可以來信給我粗略的解答(解出來我會給謝禮..)
: function對的話我會PO詳細版 讓大家互相交流。
: 以下是我的問題
: -------------------------
: https://www.dropbox.com/s/snsml9stq6pfoud/logic.jpg
: clk共有4個cycle， (2.3.4 想要的輸出是一樣的)
: 1.clk=1，sample=1，X=1(在sample時=1，X必為1)，
: 希望輸出A=0 ， B=1 。
: 2.clk=2，sample=0
:  若X=1  希望A=1， B=1
:  若X=0  希望A=0， B=0
: 3.clk=3，sample=0
:  若X=1  希望A=1， B=1
:  若X=0  希望A=0， B=0
: 4.clk=4，sample=0
:  若X=1  希望A=1， B=1
:  若X=0  希望A=0， B=0


input wire X_in, sample;
output reg  A, B;
reg [2:0]counter;
reg X;


always @ (*)begin
  if(sample == 1)
     X = 1;
  else
     X = X_in;
end

always @ (*)begin
   A = 0;//default
   B = 0;//default

  if(counter == 1)begin
    if(sample == 1)begin
       A = 0;
       B = 1;
    end
  end
  else if(counter == 2 || counter == 3 || counter == 4)begin
    if(sample == 0)begin
       if(X = 0)begin
          A = 0;
          B = 0;
       end
       else begin //X =1
          A = 1;
          B = 1;
       end
    end
  end
end

////////////////////////////
counter的行為你自己要描述，我是用來代替clk1, clk2,.....

因為沒講到在其他case時，A和B是多少，所以都當0。

X的行為也不夠清楚，姑且當作只有sample控制而已..

sample=0時，由外部訊號X_in控制。



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◆ From: 118.163.49.109
※ 編輯: sasako          來自: 118.163.49.109       (02/06 17:10)
※ 編輯: sasako          來自: 118.163.49.109       (02/06 17:10)
推 xanter:他條件根本不夠