[討論] EDA cloud LVS差異討論

[rogerham (rogerham)]

最近CIC改成EDA cloud方式的下線流程，

我們的Design為Mixed-signal的SoC設計，

如今將原本在各校工作站皆DRC LVS驗證過之data base，

import到EDA cloud使用，遇到非常多的問題，

尤其是LVS方面，想藉由此版與各位大大分享及討論不同之處。

有鑑於error有點多，我們目前發現的問題大概有下列幾點:

1.大小寫需hierarchical對應。

2.Pin name與次級sub cell的node name要一模一樣。

請問有經驗的前輩能夠分享一下規則變化，謝謝。

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※ 發信站: 批踢踢實業坊(ptt.cc) 
◆ From: 61.231.104.243
→ Charlie5566:還沒跑過流程, 以後台灣的ics研究所不知道會怎樣
→ rogerham:比較晚畢業而已，design時間變2倍= =
推 deathcustom:現在的NTUGIEE ICS已經三年畢業惹，兩倍就...GG惹
→ rogerham:人人有博班念囉~
推 jamtu:沒事別來做類比XDDDD
推 longpencial:朝聖~大家加油!
→ chen20:畫完跑完posim都不知道什麼時候惹~~
推 gppo:大小寫的部分可以改設定檔
推 mos888tw:搞那些EDA tool的時間不會比你design的時間少XD
→ lusitani:應該是要防堵某些"PC端的作業"吧...
推 JerroLi:EDA Cloud 要怎麼改設定檔？
→ Baneling:真的超無言的..........
推 gppo:跑LVS時會吃一個.rule檔 把裡面的CASE YES改成CASE NO
推 JerroLi:謝謝 gppo
→ rogerham:nand/nor會認input
推 gppo:本來是可以在rule檔寫 LVS RECOGNIZE GATES ALL 但他似乎已經
→ gppo:也寫死在後台了 寫在rule檔會被說是重複的指令
推 peter21222:請問怎麼把製成資料複製到PDK資料夾....搞好久-.-
推 gppo:現在製程資料不是都看不到了嗎?
→ peter21222:假如LVS在EDA跟以前server的error數不同，是rule有變
推 JerroLi:LVS RECOGNIZE GATES 這個設定好像可以用了 @@a
推 gppo:謝謝JerroLi~
推 JerroLi:不客氣~ 感謝 CIC 工程師~
推 fordayever:dff
→ rogerham:天阿~~~都硬改完了才給我這好消息Zzz
推 lin089170: 有用有推
噓 huk40199: 真搞不懂台灣人要自卑到什麼時候
→ huk40199: 要不要看一下0050去年跑贏sp500
推 burnoutlove: 自強開的IC課有用嗎?7小時上完電子學(一) ???!!!