[電路圖]
http://www.wretch.cc/album/show.php?i=fairwarning&b=63&f=1738117110&p=1
請問當 tristate 輸入"低"電位時..
Q5飽和 Q6截止 Q7飽和 D2導通 Q1飽和 Q2截止 Q4截止 Q3截止 輸出Y為高阻態
請問為何Q7會飽和呢?
個人錯誤想法如下:
當輸入低電位 Q5飽和 Q6截止.. 所以我把Q6的C端與E端遮住不要看...
假設D2導通(請問是因為Q6的C端與Q7的B端上方那個5V因而導通嗎?)
若D2導通假設成立..Q7的B端為1.4V..但之後為何Q7會飽和呢?
因為我的參考書是直接寫Q7的C端為0.9V...進而讓Q4截止...
參考書是有描述Q4截止的原因..我也大致了解..
但前提是在...假設我已經接受Q7是飽和的情況...
請問大家..為什麼Q7會飽和呢?想很久....還是不懂...
請大家幫幫忙.. 謝謝大家!! 謝謝!!
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吉他演奏曲
http://blog.xuite.net/iloveguitar/music?st=c&re=list&p=1&w=641095
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