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1.Multicycle的Control signal可以有Don't Care嗎? 如: SW的 RegDst及 RegWrite PS:張凡課本寫一律填0,但是我不懂為什麼不可有 don't care 2.http://www.lib.ntu.edu.tw/exam/graduate/99/99404.pdf 第5e題 張凡解答 http://ppt.cc/AghI 但我覺得他算錯了,Multicycle單一一個指令的cycle數必須為整數吧? 以 N=5的情況下 列出會有指令所需cycle為小數 Class 1 2 3 4 5 Needed Cycle 2.5 3 3.5 4 4.5 ^^^ ^^^ ^^^ 3 4 5 我認為這三個應該要改成如此 而他的execution time 是直接取sigma,這樣會有問題吧... 請問大家算多少呢? (因為張凡的解答,我覺得他算錯了) 3.在Multicycle中, Jump所需要的時間該如何算? 以白算盤所給的multicycle finite state mechine來看的話 Jump必須要經過IF->ID->EXE (也就是三個state) 但張凡算的答案 都只算他只需要IF 如: http://www.lib.nthu.edu.tw/library/department/ref/exam/eecs/ee/97/5009.pdf 第6題,張凡解答: http://ppt.cc/(OW7 所以該取哪個呢? 4.True or false: Since the jump instruction does not depend on the register values or on computing the branch taget addresses, it can be completed during the second state, rather than waiting until the third. Ans: False. 為什麼不行呢? 5.http://www2.lib.nctu.edu.tw/n_exam/exam98/cslz/cslz1006.pdf 第7題的(i)的d跟j 張凡答案給d=10 j=7 但j=10, d=7有什麼錯誤嗎? 6.http://www2.lib.nctu.edu.tw/n_exam/exam97/cslz/cslz1006.pdf 第19題,張凡答案給C 但是C有什麼錯? http://en.wikipedia.org/wiki/Programmable_logic_array 有提到這句 7.97中山資工 Which of the followings is NOT a register-transfer level components(RTL)? (A)register (B)adder (c) AND gate (D)decoder 張凡答案給D 請問什麼是RTL components? wiki有查到 register-transfer level http://en.wikipedia.org/wiki/Register_transfer_level -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 59.126.187.85
christianSK:1.我手邊張帆講義是打 X 01/28 16:55
請問你的講義是筆記還是書? 如果是書,煩請告知頁數,謝謝~
christianSK:2.他最後解答的小數是speed up 也就是加速多少倍 01/28 16:55
問題不在Speedup喔! 抱歉,我沒說清楚, 以 N=5的情況下 將他列出會有指令所需cycle為小數 Class 1 2 3 4 5 Needed Cycle 2.5 3 3.5 4 4.5 ^^^ ^^^ ^^^ 3 4 5 我認為這三個應該要改成如此 而他的execution time 是直接取sigma,這樣會有問題吧...
christianSK:3.我記得沒錯的話是1.3都有, mips是3 01/28 16:56
恩...但是我碰到的每一題都有說MIPS processor 不然就是Like-MIPS processor 結果張凡每題都用cycle=1 去解,囧~~~~ ※ 編輯: privatewind 來自: 59.126.187.85 (01/28 17:18)
privatewind:已修改:) 01/28 17:18
※ 編輯: privatewind 來自: 59.126.187.85 (01/28 17:44) ※ 編輯: privatewind 來自: 59.126.187.85 (01/28 18:06)
christianSK:是去年他上課的筆記 01/28 18:51