Re: [理工] [計組] Processor

[skyevolution (小總)]

※ 引述《privatewind (傷神客)》之銘言：
: 1.Multicycle的Control signal可以有Don't Care嗎?
: 如: SW的 RegDst及 RegWrite
: PS:張凡課本寫一律填0，但是我不懂為什麼不可有 don't care

multicycle是用FSM 所以給的訊號應該要先確定好

: 2.http://www.lib.ntu.edu.tw/exam/graduate/99/99404.pdf
: 第5e題
: 張凡解答　http://ppt.cc/AghI
: 但我覺得他算錯了，Multicycle單一一個指令的cycle數必須為整數吧?
: 請問大家算多少呢? (因為張凡的解答，我覺得他算錯了)

沒錯吧，除5那邊是算avg.CPI

: 3.在Multicycle中, Jump所需要的時間該如何算?
: 以白算盤所給的multicycle finite state mechine來看的話
: Jump必須要經過IF->ID->EXE (也就是三個state)
: 但張凡算的答案　都只算他只需要IF
: 如: http://www.lib.nthu.edu.tw/library/department/ref/exam/eecs/ee/97/5009.pdf
: 第6題，張凡解答: http://ppt.cc/(OW7
: 所以該取哪個呢?

第(一)是問會用到哪些UNIT，jump只用到instruction mem
第(四)才問multicycle，前面jump只用IF沒有問題

: 4.True or false: Since the jump instruction does not depend on the register
: values or on computing the branch taget addresses, it can be completed during
: the second state, rather than waiting until the third.
: Ans: False.
: 為什麼不行呢?

看題意應該是在multicycle下吧，應該是在第三cycle完成

: 5.http://www2.lib.nctu.edu.tw/n_exam/exam98/cslz/cslz1006.pdf
: 第7題的(i)的d跟j
: 張凡答案給d=10 j=7
: 但j=10, d=7有什麼錯誤嗎?

我跟你答案一樣，老師的圖有改過

: 6.http://www2.lib.nctu.edu.tw/n_exam/exam97/cslz/cslz1006.pdf
: 第19題，張凡答案給C
: 但是C有什麼錯？
: http://en.wikipedia.org/wiki/Programmable_logic_array 有提到這句

這我不會

: 7.97中山資工
: Which of the followings is NOT a register-transfer level components(RTL)?
: (A)register (B)adder (c) AND gate (D)decoder
: 張凡答案給D
: 請問什麼是RTL components?
: wiki有查到 register-transfer level
: http://en.wikipedia.org/wiki/Register_transfer_level

register transfer language 暫存器轉移敘述
例如:PC <- PC + 4
     R[rd] <- R[rs] op R[rt]
(可以看multicycle那張表 都是RTL)
所以不會用到的是decoder

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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 111.254.203.20
→ privatewind:關於第四個問題，我是想問為什麼不能提前呢?
→ privatewind:關於第二題我有修改我的語意 讓他更詳細了
→ privatewind:感謝你的回答
(四)應該是說FSM做這樣，那jump自然是第3cycle去做跳，第2cycle在解碼
(二)我懂你的意思了，經你這樣一提我也不確定該不該取整數...
※ 編輯: skyevolution    來自: 111.254.203.20       (01/28 18:13)