推 christianSK:我是覺得不設定無所謂~ 因為他必然會有一個值(0或1) 01/29 12:05
→ christianSK:而這個值不會影響結果 01/29 12:05
※ 引述《skyevolution (小總)》之銘言：
: ※ 引述《privatewind (傷神客)》之銘言：
: : 1.Multicycle的Control signal可以有Don't Care嗎?
: : 如: SW的 RegDst及 RegWrite
: : PS:張凡課本寫一律填0，但是我不懂為什麼不可有 don't care
: multicycle是用FSM 所以給的訊號應該要先確定好
關於FSM所以不能don't care，我感到困惑
multicycle在control signal時，可以用PLA去簡化control unit
而control signal是由目前位於哪一個State決定
假設用Karnaugh map
可以當作
S=State, CS=Control Signal
S \ CS RegDst RegWrite IorD ....
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
因為FSM，導致在做MAP化簡時不能填don't care?? 可以吧...
當然做完化簡後，don't care的值會給予穩定狀態。
但是don't care都是討論未化簡前吧=.=
因為don't care本身就是為了讓線路化簡化而討論出來的。
不知道我的觀念正不正確
煩請指教，謝謝~
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