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Assume virtually addressed cache is used, is it possible to have TLB miss, but page table and cache hit for a data access? Please explain you answer. -- 高銘解答:不可能,因為virtually addressed cache是將TLB從資料路徑移開,即不需要 存取TLB以降低存取延遲時間。因此不可能在TLB miss而page hit且cache hit。 -- 張凡解答:可能,when data is in both cache and memory and mapping in page table ,but not in TLB. 所以這題到底是possible還是impossible..? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.39.4.244
hswayne:後者 02/04 22:42
freshcute:我也覺得是後者@@" 02/05 00:14
aoqq12:我印象中這題的意思好像不同 02/05 11:49
aoqq12:他這題設計了兩個address cache 02/05 11:55
aoqq12:一個physical 一個是virtual 02/05 11:55
aoqq12:我翻書沒找過這樣的設計= = 不過我覺得高銘講的可能是對的 02/05 11:58
privatewind:書上有。只是在Elaboration 02/05 12:14
boy5548:Elaboration?? 02/05 14:07
freshcute:唔@@ 星期一題庫班會講到這題 我看看汪老師怎麼說 囧" 02/06 00:28
freshcute:我看汪老師給的答案是 impossible喔~~ @"@ 02/06 00:31
privatewind:現在就出在他所說的virtual address cache是哪種tag 02/06 07:20
privatewind:如果他的virtual address cache是用physical tag以解 02/06 07:20
privatewind:aliasing問題,那impossible吧... 02/06 07:20
sneak: 一個physical https://daxiv.com 09/11 14:12