推 mqazz1:謝謝! 09/03 21:33
※ 引述《mqazz1 (無法顯示)》之銘言：
: refer to a processor with the following number of pipeline stages and
: instructions issued per cycle:
: pipeline depth issue width
: 10 4
: (1) How many register read ports should the processor have to avoid any
: resource hazards due to register reads?
4*2 = 8
參考計組聖經白算盤的 (我的是第三版)
An Example: Static Multiple Issue with the MIPS ISA這個小節
第三段吧 寫說ALU或資料傳輸動作平行執行的時候需要多加額外硬體
...然後叫你看他畫的圖 圖下面的敘述有寫說 double issue需要另外
多兩個 read port和一個 write port 在Reg file
所以類推 4 issue的就需要 4*2=8個 Read port
: (2) If there are no branch mispredictions and no data dependences, what is the
: expected performance improvement over a 1-issue processor with the classical
: five-stage pipeline? Assume that the clock cycle time decreases in proportion
: to the number of pipeline stages.
10/5 * 4 = 8
因為他跟深度5 一次只能執行一條指令的處理器比較
我們知道理論上 多少深度就會增速多少 然後一次執行4個指令的一定比一次1個的
快4倍....
所以 深度10 又能一次平行執行4個指令的速度和深度5，一次1個指令的做比例
就是 10/5*4 = 8
: (3) Repeat Excercis(2), but this time every executed instruction has a RAW
: data dependence to the instruction that executes right after it
: 10/5 = 2
因為每個指令都資料相依大概像這樣吧 add $1 $1 $1
add $1 $1 $1
...
add $1 $1 $1
所以原本4issue的指令 一定要循序執行 = 1 issue
所以就是(2)沒有乘4就是了 (這裡沒有提到前饋之類的...就暫時當它有吧XD)
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根據答案回推+翻課本的個人淺見....以上
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