推 genius945:這我知道,但三版的差異在哪為何4也會是YES? 11/16 00:35
當 CPU 的 request 產生 read miss 與 write miss 時，
並非先向其它 cache 索取資料。
所有的 read miss 與 write miss 產生時, 產生該miss 的 cache A 都會直接向
memory 要資料.
此時若是有任何另一個 cache B 擁有該份資料且在 exclusive state就 invoke
writeback bus transaction,
此時原有的 memory access 會被abort.
在 cache B write back 最新的資料後, cache A 會再重新向memory 要最新被 write
back 回 memory 的資料.
因此在第二題當中的 step 3, P2 要等 P1 write back 之後再重新從memory read
data, 把所要的資料讀到 cache 中.
This is the implementations the textbook and this exercise are based on.
There could be other design of the cache coherency protocol.
※ 引述《genius945 (添財)》之銘言：
借問一下....
下面那題
張凡的書上寫說
照恐龍四版的話 snoopy protocal
答案是 Y Y Y N N
但照三版
答案是 Y Y Y Y N
我不太懂其中導致答案不同的差異是在哪...
※ 引述《mickeyha (M*schief)》之銘言：
: 所以無論是上面還是下面那題
: 只要write就是yes嗎？
: 有點不太懂write miss出限的情況以及處理的辦法(雖然此題未出現XD)
: ※ 引述《mqazz1 (無法顯示)》之銘言：
: ※ 引述《ist123 (123)》之銘言：
: : 題目如下
: : http://ppt.cc/;vq;
: : 上面是利用write update 下面那題是用write invalidate
: : 研究了很久
: : 還是不是很明白題目要我們做什麼
: : 還有 到底是怎樣判斷出YES OR NO
: : 我對上面那題的想法是 因為是write update
: : 所以 有寫入才要改變 並且要廣播將值更新 所以STEP1跟2有傳送要求
: : 但是以類似概念想下面那題
: : 卻得不出答案 (答案是 Y Y Y N N)
: : 請問各位大大 問題是出在哪?
: : 拜託各位大大幫忙了
: : 感恩
: 用專題用的很煩 偷閒來回答一下
: 原PO是要問下面的那題嗎?
: block size = 4 word = 16 byte
: 下高斯100/16 = 下高斯104/16 = 6
: 所以memory address 100跟104是對應到同一個block
: step 1: 因為processor 1寫入，所以yes
: step 2: 因為processor 2寫入，所以yes
: step 3: process1要讀，processor2還沒寫回memory，會讓processor2寫入memory，yes
: step 4, 5: 單純的讀
: 歡迎指證..因為只是我的想法
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